平板叶片的相关激励响应试验     

杜建建  李舜酩  张袁元  方立成 《实验室研究与探索》2011,30(1)

为了研究不同频率的激振力叠加作用下平板叶片的位移响应变化,在平板叶片上选取激励点和多个响应点进行相关性激励试验。试验中,首先运用设计的加法器对频率为112、280和583 Hz的简谐力分别进行叠加,然后以压电陶瓷片作为激振器对平板叶片进行激励,同时以压电陶瓷片作为感应器采集位移响应,最后应用谱分析方法对位移响应进行分析。通过对比不同频率的激振力叠加作用下的位移响应自功率谱幅值,发现自功率谱幅值比单一频率激振力作用时有所降低,并且降低的程度和与其叠加的激振力频率的大小和个数有关,叠加的个数越多,降低的程度越大。  相似文献   

超前进位原理研究和逻辑设计改进     

胡铮浩 《科技通报》1992,8(1):16-19

利用直观的图形方法研究了不同于传统超前进位函数的其它传递函数,这些新的传递函数同样能实现超前进位.在此基础上,对现行的超前进位发生器、超前进位加法器的逻辑电路提出改进意见.  相似文献   

Study and Evaluation in CMOS Full Adders     

陈国章  陈昊  何丕廉 《天津大学学报(英文版)》2003,9(1):54-57

Low power adder circuits ,SERF,10T-Ⅰ，10T-Ⅱ,10T-Ⅲ and a complementary adder (28T) at physical layout level are evaluated.Simulations based on the extracted adder circuit layouts are run to assess how various circuit setups can impact the speed and power consumption.In addition,impacts of output inveners on the circuit perfomance of modified SERF and 10T adders due to threshold loss problem are also examined.Differences among these adders are addressed and applications of these adders are suggested.  相似文献   

数据选择器在组合逻辑电路中的应用     

宫景双  高俊丽 《通化师范学院学报》2002,23(5):66-67

简述了用数据选择器转换为其它功能组合逻辑电路的基本方法。  相似文献   

浅析Τ4138中规模集成电路的应用     

谢贵顺 《甘肃广播电视大学学报》2001,(2)

分析了Τ4 1 38中规模集成电路的功能 ,介绍了 4种典型应用  相似文献   

基于Protel99 SE的十进制加法器的仿真     

李芬红  朱剑涛 《金华职业技术学院学报》2013,(6):54-57

为了提高学生学习的兴趣和教学效果,同时验证电路设计的合理性。以十进制加法器为例。利用Protel绘制出仿真电路图;对图中的元器件进行参数设置和对仿真电路进行仿真设置,利用其ERC功能对电路设计不合理的地方加以改进得出仿真结果,验证所设计电路的正确性;所设计电路可以完成其电路功能,实现十进制的加法功能。  相似文献   

用“分析法”设计组合逻辑电路的探讨     

李正发 《培训与研究》2008,25(8):74-76

在实际应用中,组合电路的设计有很多不能由一般步骤设计出电路,而是要根据每个问题的具体情况,分析它们的各自特点,寻找出解决问题的方法。本文给出了从局部到整体、寻找个性特殊规律和增加某些限制条件等三种设计方法,可供有关电路设计人员参考。  相似文献   

一种新的全平行ADC编码器的自动校正技术     

周选昌  章雯燕 《科技通报》2005,21(3):311-313,326

本文通过对成对ROM编码器电路的详细分析,提出了一种全新的编码校正电路。该电路结构简单,并能自动有效地校正编码输出,提高了ADC的性能。  相似文献   

基于STC89C52两位十进制加法器的设计     

杨洁  吴勇灵  刘海民  肖剑  王文江  陈秀霞 《黔南民族师范学院学报》2013,(5):94-96

加法器是一种用作加法运算的电子产品,在人们生活中适用性比较广泛,本次设计是用单片机来设计的两位十进制加法器.该设计系统是以STC89C52为单片机,P1口作为输入端,外接3X4的键盘,通过键盘扫描来对输入数的控制,系统采用LED数码管作为显示器,软件程序采用均采用C语言编写,便于移植与升级.两位十进制加法器可以实现简单的两位数相加的运算.  相似文献   

FPGA低功耗的设计研究   总被引：1，自引：0，他引：1  

何艳霞  何永泰 《楚雄师范学院学报》2012,27(6):22-25,44

本文根据串行、并行两种算法,利用VHDL语言设计八位加法器,分析研究不同算法对基于FPGA设计特性的影响。所设计的两种加法器,在QuartusⅡ7.2中基于EPM240F100C5进行了功耗、运行速度、逻辑单元占用等性能的分析。分析与实验结果表明,不同算法会对设计系统的特性产生影响,所设计的并行加法器对FPGA逻辑单元、动态功耗的占用与串行加法器相比占用资源少,功耗低,具有较好的特性。  相似文献