| 在PLD/FPCA设计中有关时钟的可靠性探讨 |
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| 引用本文： | 韦树贡.在PLD/FPCA设计中有关时钟的可靠性探讨[J].南宁师范高等专科学校学报,2006,23(1):90-93. |
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| 作者姓名： | 韦树贡 |
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| 作者单位： | 南宁师范高等专科学校物理与信息技术系 广西龙州532400 |
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| 摘 要： | 在进行PLD/FPGA设计时,通常采用时钟来控制系统中各模块的协调工作,如果时钟设计不良,在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为,并且调试困难、花销很大,本文就此对全局时钟、门控时钟、多级逻辑时钟和波动式时钟进行分析探讨,以求在设计电路中消除毛刺, 提高稳定性。
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| 关 键 词： | 时钟 稳定 探讨 |
| 文章编号： | 1008-696X（2006）01-090-04 |
| 收稿时间： | 2005-11-19 |
| 修稿时间： | 2005年11月19 |
Discussion on Clock's Reliability in Designing PLD or FPCA |
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| Wei Shugong.Discussion on Clock''''s Reliability in Designing PLD or FPCA[J].Journal of Nanning Junior Teachers College,2006,23(1):90-93. |
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| Authors: | Wei Shugong |
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| Institution: | Dept. of Physics and Information Sciences, Nanning Teachers College, Longzhou, Guangxi 532400, China |
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| Abstract: | In the design of PLD or FPCA, the clock is usually used to control the system so that all modules can work coordinately. If the clock is not set properly, some serious problems might arise. This paper discusses the functions of some kinds of clock in hopes of clearing burrs in the design of circuit and improving its stability. |
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| Keywords: | clock discussion stability |
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