| 多FPGA系统中自定义高速串行数据接口设计 |
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| 引用本文： | 李兆国,宋跃,谭爱群,许浩.多FPGA系统中自定义高速串行数据接口设计[J].实验室研究与探索,2009,28(11):57-61,83. |
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| 作者姓名： | 李兆国 宋跃 谭爱群 许浩 |
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| 作者单位： | 1. 东莞理工学院电子工程学院,广东东莞,523808;华南理工大学电子工程学院,广东广州,510640
2. 东莞理工学院电子工程学院,广东东莞,523808 |
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| 基金项目： | 国家自然科学基金重大项目，广东省高等教育教学改革项目 |
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| 摘 要： | 为方便多FPGA系统中主从FPGA之间的命令与数据传输,节省连接的引脚数量,设计了一种基于FPGA的自定义高速串行数据传输模块.对主从串行模块进行了详尽的协议设计,得出了串行传输时序设计图,编写了verilog硬件代码并仿真通过硬件实测在25 MHz工作正常.该设计作为一个IP软核,略作修改后,可以被无缝整合到各种形式的嵌入式系统中.
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| 关 键 词： | 串行数据接口 现场可编程门阵列 IP核 |
Design of Custom High-speed Serial Peripheral Interface in Multiple FPGA System |
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