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| 基于CPLD的64位乘法运算器的设计 | |
| 引用本文： | 辜艺,邹光毅,朱伟.基于CPLD的64位乘法运算器的设计[J].环球赛鸽科技,2015(21). |
| 作者姓名： | 辜艺 邹光毅 朱伟 |
| 作者单位： | 江汉大学数学与计算机科学学院,湖南武汉,430056 |
| 摘 要： | 提出了一种由64位加法器构成的以时序逻辑方式设计的64位宽位乘法器，此乘法器比纯组合逻辑构成的乘法占用硬件资源少，结构简单，基于VHDL语音模块化的设计，有利于器件的升级与位数扩充具有一定的实用价值。 |
| 关 键 词： | CPLD 乘法器 运算器件 |
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