| 循环冗余校验算法的FPGA高速实现 |
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| 引用本文： | 耿文波,张思维.循环冗余校验算法的FPGA高速实现[J].周口师范学院学报,2011,28(5):32-35. |
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| 作者姓名： | 耿文波 张思维 |
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| 作者单位： | 1. 周口师范学院物理与电子工程系,河南周口,466001
2. 黄淮学院电子科学与工程系,河南驻马店,463000 |
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| 基金项目： | 周口师范学院青年科研基金资助项目 |
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| 摘 要： | 介绍了循环冗余校验原理,并以CRC-16生成多项式为例,用Verilog HDL硬件描述语言描述该算法.采用Quartus Ⅱ 8.0进行综合、仿真,并用Cyclone Ⅱ系列的EP2C35F672C6器件适配和编程下载,在DE2开发板上实现.该CRC模块既是CRC校验生成模块,又是CRC校验检错模块.另外,该CRC模块还可以封装成具有Avalon总线接口的自定义组件IP核,从而可以重复利用.实验结果表明,该校验器速度快,占用资源少,并在实际中得到了应用.
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| 关 键 词： | 循环冗余校验 生成多项式 Verilog HDL语言 现场可编程门阵列 |
Implementation of cyclic redundancy check algorithm using FPGA with high speed |
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| GENG Wenbo,Zhang Siwei.Implementation of cyclic redundancy check algorithm using FPGA with high speed[J].Journal of Zhoukou Normal University,2011,28(5):32-35. |
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| Authors: | GENG Wenbo Zhang Siwei |
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| Institution: | GENG Wenbo1,Zhang Siwei2(1.Dept.of Physics and Electronic Engineering,Zhoukou Normal University,Zhoukou 466001,China,2.Dept.of Electronic Science and Engineering,Huanghuai University,Zhumadian 463000,China) |
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| Abstract: | |
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| Keywords: | cyclic redundancy check generator polynomial Verilog HDL Field Programmable Gate Array |
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